Design of reusable building blocks and coverage-driven functional verification methodologies for Networks-on-Chip

I progressi della nano-elettronica su silicio hanno portato ad una sempre maggiore integrazione di componenti nei circuiti elettronici consentendo la realizzazione di complesse applicazioni multi-tasking. Le soluzioni per la progettazione adoperate durante i primi anni dello sviluppo elettronico, quali gli ASIC (Application Specific Integrated Circuits) o i DSP (Digital Signal Processors), si stanno dimostrando sempre meno adeguate a gestire la complessità dei nuovi progetti elettronici. Si sta infatti affermando, grazie alla possibilità di integrare milioni di transistori in un singolo chip, il concetto di System-on-Chip Multi-Processore (MPSoC); si tratta di sistemi composti da più di un processore più decine, o anche centinaia di altri moduli, il tutto supportato di una infrastruttura di comunicazione che consente a tali componenti di cooperare. Tuttavia tale complessità può essere gestita solo se supportata da nuovi paradigmi di progettazione caratterizzati da un sufficiente livello di flessibilità e scalabilità, non solo a livello del singolo componente, ma anche, e soprattutto, di piattaforma Nella progettazione di MPSoC l’interazione tra hardware e software diventa altissima e lo sfruttamento appropriato dei moduli sottostanti dipende molto dall’uso di tecniche di programmazione ottimizzate. Uno dei punti cruciali che ha suscitato molto interesse negli ultimi anni è proprio l’infrastruttura di comunicazione che, come è facile intuire, in un sistema dotato di centinaia di moduli che comunicano l’uno con l’altro tende a diventare il collo di bottiglia per le prestazioni. Ad oggi, è facile reperire una singola cella di proprietà intellettuale (IP) come componente pre-verificato e pronto all’uso; lo stesso non è vero per la tecnologia di interconnessione, quanto più la sua complessità aumenta con l’aumentare del numero di IP nel sistema. Questo lavoro di tesi approfondisce due aspetti importanti relativi alla progettazione di architetture di interconnessione su silicio. In una prima parte viene discusso un paradigma di progettazione per interconnessioni on-chip nato nel mondo della ricerca da meno di 10 anni. Tale paradigma è noto come Network-on-Chip (NoC) e risulta essere una soluzione sufficientemente scalabile per l’uso negli MPSoC correnti ed anche futuri. Nella seconda parte del lavoro vengono discusse alcune metodologie di verifica per piattaforme digitali complesse evidenziando come il bisogno di riusabilità e scalabilità è sentito anche nella programmazione degli ambienti di verifica. Tale bisogno è soprattutto legato alla necessità di gestire in tempi ragionevoli una grande complessità e risultare vincenti sul mercato (rispettando il cosiddetto Time-to-Market, TTM). In particolare, il capitolo 1 introduce le problematiche portate dagli MPSoC nell’ambito della progettazione di sistemi digitali su silicio; il capitolo 2 introduce le NoC, i suoi componenti e i concetti e la terminologia ad essi collegati; i componenti del NoC vengono quindi approfonditi nei capitoli successivi, in particolare il capitolo 3 parla del link, il capitolo 4 parla del Router e il capitolo 5 parla della Network Interface; infine, il capitolo 6 illustra le metodologie di verifica che si adattano bene al mondo dei sistemi multi-processore ed evidenzia come una corretta pianificazione della verifica permette non solo di correggere problemi, ma anche di raffinare la progettazione architetturale di un sistema, con particolare riferimento al NoC.