High photon-rate and low charge per pulse SPAD front-end for high-density imagers

The on-going advancement of SPAD detectors involves a continual rise in the number of pixels within the final chip array, progressing towards sensors reaching the megapixel range. The results obtained so far owe themselves to the introduction of scaled technologies and more efficient fabrication techniques, such as the 3D-stacked approach between SPAD and logic arrays. The incoming features take advantage of a larger effective area, higher Fill-Factor and a very large field of view, but at the same time, bump into an increasing amount of power consumption that may become an issue, especially under high photon flux conditions. The proposed Ph. D. research, in collaboration with STMicroelectronics, investigates directly in the power dissipation issues with the goal of minimizing the pixel Charge Per Pulse (CPP), meanwhile continuing to maximize the Max Count Rate (MCR). The idea is to propose a state-of-the-art competitive front-end able to improve the single pixel performance, which results in an exponential gain at array level. As a first step, the activity has covered a complete study of all detector and logic parameters involved in the quenching and reset operation, next to an analysis of the most common architectures. The acquired knowledge has been exploited to deal with a first-time 3D-stacked integration between a dedicated SPAD technology with a pitch of 5.76 μm, top tier, and the 28 nm FD-SOI CMOS technology by STMicroelectronics, bottom tier. After supporting the Company in the cathode selection as moving node, underlining the importance of the parasitic capacitances, a fully integrated circuit has been designed and fabricated. The chip architecture hosts sixteen different front-end architectures and can be used as a testbench thanks to its wide readout capability. Each trial is made by a 16 × 4 array with its own high voltage power supply. One by one, the sixty-four pixels feed into as many integrated counters and, moreover, four different digital outputs, besides two high frequency analog buffers, respectively provide output digital pulses for every avalanche and shaped analog waveforms representing the cathode voltages. The characterization phase was accomplished through the development of an FPGA-based system, backed by two custom PCBs. While the former manages and regulates the necessary supplies, the latter directly bonds the chip and oversees the input/output signals. The testchip outcome has accomplished a double function. First, it has been used to support the standard SPAD characterization in the new implemented technology, showing at VEX = 5 V and T = 303 K a good PDE with a peak of 64.9% at 600 nm and still 33.2% at 940 nm and a < 1% afterpulsing probability, with slightly less than 10 ns equivalent dead time, although a rather high DCR of 1.8 kcps. The second task is instead totally related to deeply investigate the front-end behaviour by reconstructing parameters related to the cathode output voltage and current time transients and rating the MCR. The voltage shape is retrieved by the analog buffers, while the current shape is estimated through the SPAD electroluminescence effect and quantified by the CPP. The extracted values are CPP = 60 fC and MCR = 250 MHz at the same VEX = 5 V. All the results come from the same reference passive quenching trial. Finally, the information acquired with additional data, coming from further pixel chips characterization in 160 nm BCD technology, has been used to tailor a brand-new variable load active quenching active reset front-end solution within an area occupation of 2.88 μm × 3.24 μm (28% of the 5.76 μm × 5.76 μm pixel area) able to reduce the avalanche power consumption down to CPP = 26.36 fC and enhance the typical MCR up to 320 MHz from Post Layout Simulations.

Il continuo avanzamento dei rivelatori SPAD comporta un costante aumento del numero di pixel all'interno della matrice finale del chip, raggiungendo sensori con dimensioni del megapixel. I risultati finora ottenuti sono dovuti all'introduzione di tecnologie scalate e tecniche di fabbricazione più avanzate, come l'approccio 3D-stacked tra SPAD e logica. Queste innovazioni sfruttano un'area efficace più ampia, un Fill-Factor più elevato e un campo visivo molto ampio, ma allo stesso tempo si scontrano con un aumento del consumo energetico che potrebbe diventare un problema, specialmente in condizioni di alto conteggio di fotoni. La ricerca di dottorato proposta, in collaborazione con STMicroelectronics, indaga direttamente sulle problematiche di dissipazione di potenza con l'obiettivo di minimizzare la Charge Per Pulse (CPP) del pixel, continuando allo stesso tempo a massimizzare il Max Count Rate (MCR). L'idea è proporre un front-end competitivo e all'avanguardia in grado di migliorare le prestazioni del singolo pixel, ottenendo un guadagno esponenziale a livello di matrice. Come primo passo, l'attività ha coperto uno studio completo di tutti i parametri del rivelatore e della logica coinvolti nell'operazione di quenching e di reset dello SPAD, accanto ad un'analisi delle architetture più comuni. Le conoscenze acquisite sono state sfruttate al fine di utilizzare un processo 3D-stacked, fabbricato per la prima volta in parallelo a questa attività di dottorato, tra una tecnologia dedicata per SPAD, con un pitch del pixel di 5.76 μm, per il top tier, e la tecnologia 28 nm CMOS FD-SOI di STMicroelectronics, per il bottom tier. Dopo aver supportato l'azienda nella selezione del catodo come nodo mobile, sottolineando l'importanza delle capacità parassite, è stato progettato e fabbricato un circuito integrato, la cui struttura ospita sedici diverse architetture di front-end e può essere utilizzata come banco di prova grazie alla sua ampia capacità di caratterizzazione. Ogni front-end proposto è formato da una sottomatrice 16 × 4 con una alimentazione ad alta tensione dedicata, i 64 pixel sono connessi ad altrettanti contatori integrati, oltre alla presenza di quattro diverse uscite digitali e due buffer analogici ad alta frequenza, i quali forniscono rispettivamente impulsi digitali di output per ogni valanga e forme d'onda analogiche che seguono la tensione del catodo. La fase di caratterizzazione è stata completata attraverso lo sviluppo di un sistema basato su FPGA, supportato dalla progettazione di due PCB personalizzate. La prima gestisce e regola le alimentazioni necessarie mentre, la seconda accoglie direttamente il chip e controlla i segnali di input/output. Il chip di test svolge una doppia funzione: in primo luogo, è stato utilizzato per supportare la caratterizzazione dello SPAD standard nella nuova tecnologia implementata, mostrando a VEX = 5 V e T = 303 K una buona PDE con un picco del 64.9% a 600 nm mantenuta a 940 nm con un valore del 33.2%. Inoltre presenta una probabilità di afterpulsing < 1%, con un dead time equivalente leggermente inferiore a 10 ns, sebbene con un DCR piuttosto alto di 1.8 kcps. In secondo luogo, si è studiato il comportamento del front-end ricostruendo i parametri relativi alla tensione di uscita del catodo e al comportamento nel tempo della corrente di valanga, valutando anche il MCR. La forma della tensione è recuperata dai buffer analogici, mentre la forma della corrente è stimata attraverso l'effetto di elettroluminescenza dello SPAD e quantificata dal CPP. I valori estratti sono CPP = 60 fC e MCR = 250 MHz alla stessa VEX = 5 V. Tutti i risultati provengono dallo stesso front-end di riferimento caratterizzato da un quenching e reset passivo. Infine, le informazioni raccolte, aggiunte a quelle acquisite dalla caratterizzazione di ulteriori chip a singolo pixel in tecnologia 160 nm BCD, sono state utilizzate per progettare un nuovo front-end con quenching attivo e resistenza di quenching variabile, il tutto sviluppato all'interno di un'area di 2.88 μm × 3.24 μm (28% dell'area del pixel di 5,76 μm × 5,76 μm) in grado di ridurre il consumo energetico della valanga fino a CPP = 26.36 fC e migliorare il MCR tipico fino a 320 MHz, risultati estratti dalle simulazioni post layout.