Studio ed implementazione di convertitori A/D ad approssimazioni successive per applicazioni a frequenze medio-alte

Il lavoro di tesi presenta la progettazione e l'implementazione di un Convertitore Analogico-Digitale (ADC) a basso consumo, 6-bit, 125MSps, basato su sette sub-convertitori ad approssimazioni successive in architettura time-interleaved. Il DAC di ogni sub-convertitore sfrutta la tecnica del merging capacitivo, mentre il registro per le approssimazioni successive (SAR) ਠbasato su una architettura completamente sincrona. Dal momento che il DAC mostra la capacità  di campionamento, l' amplificatore di Sample-and-Hold di ingresso non ਠutilizzato, consentendo un ulteriore risparmio di energia. Il convertitore, implementato in tecnologia ST 90-nm CMOS, mostra un consumo di corrente complessivo di 2.5mA al tasso di campionamento di 125MSps, corrispondente ad una Figura di Merito (FoM) di 0.57pJ/conv. La risoluzione effettiva misurata (ENOB) ਠdi 5.13 bit con sinusoide di ingresso alla frequenza di Nyquist. Il convertitore ਠstato progettato per una tensione di alimentazione di 1V. Su questa base, ਠstato progettato, fino a livello layout, un secondo ADC a basso consumo, 6-bit, 1.5GSps in tecnologia TSMC 90-nm CMOS, basato su tecnica time-interleaving a due livelli. La risoluzione effettiva simulata in post-layout ਠdi 5.65 bit, con un consumo di corrente di 25mA, cui corrisponde una Figura di Merito di 0.33pJ/conv con tensione di alimentazione di 1V.