La tesi riguarda la progettazione dei blocchi essenziali di un convertitore pipeline ad alta velocitàƒÂ (250MHz) a capacitàƒÂ commutate. Il lavoro inoltre include uno studio approfondito su due possibili tecniche di calibrazione del guadagno, delle non-linearitàƒÂ e del mismatch capacitivo.
High-Speed Pipeline Analog-to-Digital Converter: Transistor-Level Design and Calibration Issues
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2011
Abstract
La tesi riguarda la progettazione dei blocchi essenziali di un convertitore pipeline ad alta velocitàƒÂ (250MHz) a capacitàƒÂ commutate. Il lavoro inoltre include uno studio approfondito su due possibili tecniche di calibrazione del guadagno, delle non-linearitàƒÂ e del mismatch capacitivo.File in questo prodotto:
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https://hdl.handle.net/20.500.14242/273126
Il codice NBN di questa tesi è
URN:NBN:IT:UNIPR-273126