Design of low-noise fractional-n digital plls based on digitally-assisted analog circuits

The rapid advancements in CPU and GPU computing power over the last decade have driven the electronics engineering community to develop novel solutions capable of providing high-speed, reliable, and power-efficient wired data links, in order to sustain the unprecedented growth in data processing capabilities. A similar trend has emerged in the wireless domain, where the number of connected devices has grown exponentially in recent years. This expansion has introduced comparable challenges in wireless data transmission, requiring innovative architectures and circuit techniques to support the increasing demand for higher data rates, improved spectral efficiency, and reduced power consumption. Despite their different nature, both wired and wireless Transceivers (TRXs) share similar Key Performance Indicators (KPIs) that shaped their design in the last decade: - Compact area utilization in order to reduce the cost of the integrated circuit (IC) and enable integration of a large number of TRXs to support Multi Input Multi Output (MIMO) communication and Phased Arrays. - Low power consumption in order to increase the usage of battery powered devices in wireless scenarios, and relax thermal management requirements of large scale data-centers in wired applications. - Capability of supporting high-bitrate modulations to satisfy the ever-growing demand of larger data-rates posed by the increasing number of users and processing power. In order to support these KPIs simultaneously, modern TRXs are typically implemented in scaled CMOS technologies, where integration of complex digital processing is feasible with low power consumption and area occupation, and wideband modulations capabilities are achievable thanks to fast and power-efficient Digital-to-Analog (DAC) and Analog-to-Digital (ADC) Converters. However, the adoption of scaled CMOS technologies has posed several challenges in the implementation of TRX circuital components. As a matter of fact, while scaled CMOS provides better transistors for digital circuits, the analog performances of these has been sacrificed, with reduced voltage headroom, larger flicker noise, and worsened matching. For these reasons, in the last years the traditional analog design of TRX's blocks has been converted to a mixed-signal one, where analog and digital circuits operate in symbiosis to push the performance levels. In this framework, the design of TRX frequency synthesizers, adopted to up-convert and down-convert the information and provide clock signals to other TRX blocks, has observed a similar evolution, with the development of Digital Phase-Locked-Loops (D-PLLs). In this thesis, the design of high performances analog circuits has been combined with dedicated digital calibrations to compensate for their non-idealities introduced by the scaled CMOS technology. This enabled the realization of D-PLLs with an unprecedented level of performances for scaled technologies, together with a compact area and an high integration level.

I rapidi progressi nella potenza di calcolo di CPU e GPU nell'ultimo decennio hanno spinto la comunità dell'ingegneria elettronica a sviluppare soluzioni innovative in grado di fornire collegamenti dati cablati ad alta velocità, affidabili ed efficienti dal punto di vista energetico, per sostenere la crescita senza precedenti delle capacità di elaborazione dei dati. Una tendenza analoga è emersa nel settore wireless, dove il numero di dispositivi connessi è cresciuto esponenzialmente negli ultimi anni. Questa espansione ha introdotto sfide paragonabili nella trasmissione dati wireless, richiedendo architetture e tecniche circuitali innovative per soddisfare la crescente domanda di velocità di trasmissione dati più elevate, una migliore efficienza spettrale e una riduzione del consumo energetico. Nonostante la loro diversa natura, sia i ricetrasmettitori (TRX) cablati che quelli wireless condividono indicatori chiave di prestazione (KPI) simili, che ne hanno influenzato la progettazione nell'ultimo decennio: - Riduzione dell'area occupata: fondamentale per contenere i costi del circuito integrato (IC) e consentire l'integrazione di un elevato numero di TRX per supportare comunicazioni Multi-Input Multi-Output (MIMO) e Phased Arrays. - Basso consumo energetico: necessario per estendere l'autonomia dei dispositivi alimentati a batteria negli scenari wireless e per allentare i vincoli di gestione termica nei data center su larga scala nelle applicazioni cablate. - Supporto a modulazioni ad alto bitrate: essenziale per soddisfare la sempre crescente domanda di larghezza di banda imposta dall'aumento del numero di utenti e della potenza di elaborazione. Per soddisfare simultaneamente questi KPI, i moderni TRX vengono tipicamente implementati in tecnologie CMOS in scala ridotta, dove è possibile integrare complessi processi digitali con basso consumo energetico e ingombro ridotto, e dove le capacità di modulazione a banda larga sono raggiungibili grazie a convertitori Digital-to-Analog (DAC) e Analog-to-Digital (ADC) veloci ed efficienti. Tuttavia, l'adozione di tecnologie CMOS in scala ridotta ha posto diverse sfide nell'implementazione dei componenti circuitali dei TRX. Infatti, se da un lato tali tecnologie offrono transistor migliori per i circuiti digitali, dall'altro le loro prestazioni analogiche sono state sacrificate, con una riduzione dell'headroom di tensione, un aumento del rumore di flicker e un peggioramento del matching. Per queste ragioni, negli ultimi anni la progettazione analogica tradizionale dei blocchi TRX è stata convertita in una progettazione a segnali misti (mixed-signal), in cui circuiti analogici e digitali operano in simbiosi per elevare i livelli di performance. In questo contesto, la progettazione dei sintetizzatori di frequenza per TRX, utilizzati per l'up-conversion e la down-conversion delle informazioni e per fornire segnali di clock ad altri blocchi del TRX, ha seguito un'evoluzione simile, con lo sviluppo dei Digital Phase-Locked-Loops (D-PLL). In questa tesi, la progettazione di circuiti analogici ad alte prestazioni è stata combinata con calibrazioni digitali dedicate per compensare le non-idealità introdotte dalla tecnologia CMOS in scala ridotta. Ciò ha permesso la realizzazione di D-PLL con un livello di prestazioni senza precedenti per tali tecnologie, unitamente a un'area compatta e a un elevato grado di integrazione.