High-speed Pipelined-SAR hybrid A/D converters

In the recent years, the demand of communications with higher data rates, increased connectivity and lower latency has led to significant advancements in wireless technologies, most notably the deployment of the fifth-generation mobile network (5G) and the development of next-generation wireless standards such as Wi-Fi 7 (IEEE 802.11be). The support for wider channel bandwidths (up to 320MHz in Wi-Fi 7 and 400MHz in 5G FR2), higher-order modulation schemes such as 4096-QAM, and advanced multiantenna configurations for massive MIMO operation pose significant challenges in the design of the integrated circuits in radio links. Analog-to-digital converters (ADCs) play a crucial role in the receiver chain as they bridge the gap between the analog world with the digital one, while achieving giga-hertz sampling rate with sufficiently high resolution and linearity to support next-generation standard requirements. This Ph.D. thesis covers the concept, modeling and practical design of a digitally-assisted time-interleaved (TI) ADC, where the pipeline-SAR hybrid is the architecture of choice for the slice, simultaneously offering higher conversion speed and higher energy efficiency than conventional SAR and 1-bit pipelined ADCs, respectively. However, residue amplification is critical in pipelined ADCs and limits the achievable SNR due to residue amplifier nonlinearities and gain mismatches. Furthermore, time-interleaving limits the overall resolution due to sub-ADC mismatches, channel interactions, and the switched front-end load. This thesis presents analog and digital techniques to overcome these limitations, leading to an energy-efficient 2-GS/s, 4×-TI pipeline-SAR ADC in a 28-nm CMOS technology with 10 equivalent bits of resolution and a high-frequency spurious-free dynamic range (SFDR) higher than 75 dBc.

Negli ultimi anni, la crescente domanda di comunicazioni caratterizzate da velocità di trasmissione più elevate, maggiore connettività e minore latenza ha determinato notevoli progressi nelle tecnologie wireless, in particolare con l'implementazione delle reti mobili di quinta generazione (5G) e lo sviluppo di standard wireless di nuova generazione, come il Wi-Fi 7 (IEEE 802.11be). Il supporto a larghezze di banda di canale sempre maggiori (fino a 320 MHz nel Wi-Fi 7 e 400 MHz nel 5G FR2), schemi di modulazione di ordine elevato come la 4096-QAM e configurazioni multiantenna avanzate per sistemi MIMO pone sfide significative nella progettazione dei circuiti integrati impiegati nei collegamenti radio. I convertitori analogico-digitali (ADC) svolgono un ruolo fondamentale nella catena di ricezione, poiché costituiscono l'interfaccia tra il dominio analogico e quello digitale, garantendo al contempo frequenze di campionamento dell'ordine dei gigahertz, con una risoluzione e una linearità sufficientemente elevate da soddisfare i requisiti dei più recenti standard di comunicazione. Questa tesi di dottorato affronta l'ideazione, la modellazione e la progettazione pratica di un ADC time-interleaved (TI) assistito digitalmente, nel quale è stata adottata un'architettura ibrida pipeline-SAR per ciascun canale di conversione (slice). Tale soluzione consente di ottenere simultaneamente una maggiore velocità di conversione rispetto ai tradizionali ADC SAR e una migliore efficienza energetica rispetto agli ADC pipeline a 1 bit. Tuttavia, nei convertitori pipeline l'amplificazione del residuo rappresenta un elemento critico, poiché le non linearità dell'amplificatore di residuo e le discrepanze di guadagno limitano il rapporto segnale-rumore (SNR) conseguibile. Inoltre, l'architettura time-interleaved limita la risoluzione complessiva a causa dei mismatch tra i sub-ADC, delle interazioni tra i canali e del carico commutato dello stadio di ingresso. La tesi propone tecniche analogiche e digitali volte a superare tali limitazioni, portando alla realizzazione di un ADC pipeline-SAR a 2 GS/s a quattro canali, implementato in tecnologia CMOS a 28 nm, in grado di raggiungere una risoluzione equivalente di 10 bit e uno spurious-free dynamic range (SFDR) superiore a 75 dBc alle alte frequenze.