INTEGRATED READOUT SYSTEMS FOR PARTICLE DETECTORS

Increasing demand for high-rate detectors in modern High Energy Physics experiments is generating many technological challenges. Particularly, the particle detectors utilized in High Energy Physics experiments requires efficient readout electronics systems that can cope with the challenges faced due to the upgrade in High Energy Physics experiments. CMOS integrated circuits, widely used technology, is a common choice for readout chip based on reliability, cost reduction and performance improvement factors. In this thesis, a general information of the experiment along with the upcoming challenges due to expected upgrade in the experiment are presented and a new readout electronic system, targeting a significantly power efficient, are efficient design, with a promising performance targetting to replace the existing readout electronics is presented. Front end electrinics is composed of four symmetrical channels where each channel is a mixed signal structure. The channel architecture is optimized to reduce the power and area of the design. Each channel comprises a charge-sensitive preamplifier , shaper to implement the bipolar shaping scheme, discriminator and differential low-voltage signaling drivers. The proposed channel operates with a 5–100 fC input charge and exhibits a linear sensitivity of 8 mV/fC for the entire input charge range. The peaking time delay of the analog channel is 14.6 ns. At the output, the time representation of the input signal is provided in terms of the CMOS level and in scalable low-voltage signal (SLVS). The power consumption of each channel is 12.8 mW, which is 61.2 percent lower than in the previous design. Each channel occupies an area of 0.235 mm.sq, which is only 58.75 percent of the previous design. The full 4 channel Front end electronics design is realized in TSMC 65 nm CMOS technology and its die-area is 2 mm by 2 mm. The first part of this thesis presents the LHC experiment information and the classical readout electronics, fabricated in CMOS 130nm, used for it. Chapter 2 and 3 of this thesis presents the new readout chip, Front End Electronics for Monitored Drift Tube in a long sustainable technology, 65nm CMOS. This readout system has been specifically designed for Muon Drift Chambers matching the performance parameters of the existing readout electronics design. After theoretical analysis of the signal processing technique, the implementation of design is presented in detail. The simulations and measurement results are reported in Chapter 4 and 5.

Crescente domanda di rivelatori ad alta velocità nella moderna fisica delle alte energie esperimenti sta generando molte sfide tecnologiche. In particolare, i rivelatori di particelle utilizzati negli esperimenti di fisica delle alte energie richiedono sistemi elettronici di lettura efficienti in grado di far fronte alle sfide affrontate a causa dell'aggiornamento negli esperimenti di fisica delle alte energie. I circuiti integrati CMOS, tecnologia ampiamente utilizzata, sono una scelta comune per i chip di lettura basati su fattori di affidabilità, riduzione dei costi e miglioramento delle prestazioni. In questa tesi, vengono presentate informazioni generali sull'esperimento insieme alle sfide imminenti dovute all'aggiornamento previsto nell'esperimento e un nuovo sistema elettronico di lettura, mirato a una notevole efficienza energetica, è un design efficiente, con prestazioni promettenti mirate a sostituire l'esistente viene presentata l'elettronica di lettura. L'elettronica front-end è composta da quattro canali simmetrici in cui ogni canale è una struttura di segnali misti. L'architettura del canale è ottimizzata per ridurre la potenza e l'area del design. Ciascun canale comprende un preamplificatore sensibile alla carica, uno shaper per implementare lo schema di sagomatura bipolare, un discriminatore e driver di segnalazione differenziale a bassa tensione. Il canale proposto funziona con una carica di ingresso di 5–100 fC e mostra una sensibilità lineare di 8 mV/fC per l'intero intervallo di carica di ingresso. Il ritardo di picco del canale analogico è di 14,6 ns. All'uscita, la rappresentazione temporale del segnale di ingresso è fornita in termini di livello CMOS e in segnale a bassa tensione scalabile (SLVS). Il consumo energetico di ciascun canale è di 12,8 mW, ovvero il 61,2% in meno rispetto al modello precedente. Ciascun canale occupa un'area di 0,235 mm2, ovvero solo il 58,75% del design precedente. Il design completo dell'elettronica front-end a 4 canali è realizzato in tecnologia TSMC 65 nm CMOS e la sua area die è di 2 mm *2 mm. La prima parte di questa tesi presenta le informazioni dell'esperimento LHC e la classica elettronica di lettura, fabbricata in CMOS 130nm, utilizzata per esso. I capitoli 2 e 3 di questa tesi presentano il nuovo chip di lettura, Front End Electronics for Monitored Drift Tube in una tecnologia a lungo sostenibile, CMOS a 65 nm. Questo sistema di lettura è stato specificamente progettato per Muon Drift Chambers che soddisfano i parametri prestazionali del design dell'elettronica di lettura esistente. Dopo l'analisi teorica della tecnica di elaborazione del segnale, viene presentata in dettaglio l'implementazione del progetto. I risultati delle simulazioni e delle misure sono riportati nei Capitoli 4 e 5.