Design of 28 nm CMOS front-end channels for pixel detectors in future high energy physics colliders and advanced X-ray imaging instrumentation

The development of integrated front-end circuits for hybrid pixel detectors represents a crucial challenge for advanced instrumentation in high energy physics and X-ray imaging. Future high-luminosity experiments and advanced imaging applications in Free Electron Lasers impose stringent requirements in terms of integration density, acquisition speed, high event rate handling, low temporal occupancy, radiation hardness, high dynamic range, and low noise. Despite the promising robustness and performance of 28 nanometer CMOS technology at the single device level, its practical application in complete front-end circuits for hybrid pixel detectors remains scarcely explored. This thesis aims to investigate the potential and limitations of 28 nanometer CMOS technology for the design and implementation of integrated readout channels in these scenarios. The work involved the design, simulation, layout implementation, and tapeout of three distinct front-end channels. The original contribution of this research lies in translating the theoretical evaluation of 28 nanometer CMOS technology into concrete implementations, realizing three prototype integrated circuits for hybrid pixel detectors, each with specific application objectives. A zero dead-time front-end with in-pixel 2-bit flash analog-to-digital converter, designed for ultra-high luminosity experiments, demonstrated the ability to successfully process consecutive signals in adjacent bunch crossing periods. Simulations revealed a threshold dispersion below 30 electrons root mean square and a measured equivalent noise charge of about 63 electrons root mean square, comparable to state-of-the-art chips such as those from the RD53 collaboration. The power consumption per pixel is only 5.4 microwatts. A second architecture based on the Time-over-Threshold technique for high energy physics applications, intended for accurate energy measurements and operation in high-radiation environments, showed noise levels not exceeding 50 electrons root mean square at -20 degrees Celsius (for a detector capacitance of 50 femtofarads) and a time-walk below 25 nanoseconds for an overdrive of 50 electrons. The uncalibrated threshold dispersion of about 200 electrons root mean square was reduced to 16 electrons root mean square after in-pixel calibration. The integral non-linearity of the Time-over-Threshold response was close to 2 percent for an input charge range up to 15,000 electrons. The chip was fabricated and characterization is planned for late 2025/early 2026. A third Time-over-Threshold prototype with bilinear dynamic range dedicated to X-ray imaging, featuring an automatic gain switching mechanism, has been developed. This allows operation in high-gain mode for weak signals (1–100 photons) and low-gain mode for strong signals (100–4000 photons), extending the dynamic range while maintaining low noise and fast response. Post-layout simulations confirmed a good integral non-linearity of 1.74 percent in high gain and 1.44 percent in low gain. The Time-over-Threshold counting system uses a 1 gigahertz ring oscillator within an 8-bit counter, ensuring a time resolution of 1 nanosecond. The prototype was submitted for fabrication in July 2025. Overall, the results obtained in this work demonstrate the suitability of 28 nanometer CMOS technology for the next generation of pixel detectors in both high energy physics and X-ray imaging contexts, laying a solid foundation for future advances in experimental physics.

Lo sviluppo di circuiti front-end integrati per rivelatori a pixel ibridi rappresenta una sfida cruciale per la strumentazione avanzata nella fisica delle alte energie e nell’imaging a raggi X. I futuri esperimenti ad alta luminosità e le applicazioni avanzate di imaging nei Free Electron Laser impongono requisiti stringenti in termini di densità di integrazione, velocità di acquisizione, gestione di elevati tassi di eventi, bassa occupazione temporale, robustezza alle radiazioni, ampio intervallo dinamico e basso rumore. Nonostante la promettente robustezza e le prestazioni della tecnologia CMOS a 28 nanometri a livello di singolo dispositivo, la sua applicazione pratica in circuiti front-end completi per rivelatori a pixel ibridi rimane poco esplorata. Questa tesi si propone di investigare le potenzialità e i limiti della tecnologia CMOS a 28 nanometri per la progettazione e l’implementazione di canali di lettura integrati in questi scenari. Il lavoro ha coinvolto la progettazione, la simulazione, l’implementazione del layout e il tape-out di tre distinti canali front-end. Il contributo originale di questa ricerca consiste nel tradurre la valutazione teorica della tecnologia CMOS a 28 nanometri in implementazioni concrete, realizzando tre circuiti integrati prototipo per rivelatori a pixel ibridi, ciascuno con obiettivi applicativi specifici. Un front-end a zero dead-time con convertitore analogico-digitale flash a 2 bit in-pixel, progettato per esperimenti ad ultra-alta luminosità, ha dimostrato la capacità di processare con successo segnali consecutivi in periodi di crossing di bunch adiacenti. Le simulazioni hanno rivelato una dispersione delle soglie inferiore a 30 elettroni root mean square e una carica equivalente di rumore misurata di circa 63 elettroni root mean square, comparabile con chip all’avanguardia come quelli della collaborazione RD53. Il consumo di potenza per pixel è di soli 5,4 microwatt. Una seconda architettura basata sulla tecnica Time-over-Threshold per applicazioni di fisica delle alte energie, destinata a misure accurate di energia e operazioni in ambienti ad alta radiazione, ha mostrato livelli di rumore non superiori a 50 elettroni root mean square a -20 gradi Celsius (per una capacità del rivelatore di 50 femtofarad) e un time-walk inferiore a 25 nanosecondi per un overdrive di 50 elettroni. La dispersione delle soglie non calibrata di circa 200 elettroni root mean square è stata ridotta a 16 elettroni root mean square dopo la calibrazione in-pixel. La non linearità integrale della risposta Time-over-Threshold era vicina al 2 percento per un intervallo di carica in ingresso fino a 15.000 elettroni. Il chip è stato fabbricato e la caratterizzazione è prevista per fine 2025/inizio 2026. Un terzo prototipo Time-over-Threshold con intervallo dinamico bilineare dedicato all’imaging a raggi X, dotato di un meccanismo di commutazione automatica del guadagno, è stato sviluppato. Ciò consente l’operazione in modalità alto guadagno per segnali deboli (1–100 fotoni) e in modalità basso guadagno per segnali forti (100–4000 fotoni), estendendo l’intervallo dinamico mantenendo basso rumore e risposta veloce. Le simulazioni post-layout hanno confermato una buona non linearità integrale di 1,74 percento in alto guadagno e di 1,44 percento in basso guadagno. Il sistema di conteggio Time-over-Threshold utilizza un oscillatore ad anello a 1 gigahertz all’interno di un contatore a 8 bit, garantendo una risoluzione temporale di 1 nanosecondo. Il prototipo è stato sottomesso per fabbricazione nel luglio 2025. Complessivamente, i risultati ottenuti in questo lavoro dimostrano l’idoneità della tecnologia CMOS a 28 nanometri per la prossima generazione di rivelatori a pixel, sia nel contesto della fisica delle alte energie sia nell’imaging a raggi X, ponendo una solida base per futuri avanzamenti nella fisica sperimentale.