Modellazione e Caratterizzazione Termica in Regime Statico e DInamico in FDSOI MOSFET e FinFET nanoscopici

The continued miniaturization of integrated circuits and the current trend toward nanoscale electronics led to an increasing number of integration levels and a tremendously large number of transistors being assembled on a chip area of few square centimetres. Con­sequently, dissipated power density and heat generated across the multiple stacked layers where current flows may not find adequate removal pathways to maintain the MOS channel self-heating and the chip overtemperature within acceptable limits. The risk is that reliable long term operation of such circuits can become impossible. This thesis investigates self-heating effects in advanced field-effect transistor (FET) technologies, with a particular focus on nanoscale FinFETs and planar fully depleted silicon-on-insulator (FDSOI) MOSFETs. The study combines experimental electrical characterization and physics-based simulations to evaluate channel temperature and quantify thermal resistance in these devices. Since temperature and heat dissipation characterization methods do not have the space and time resolution needed to resolve the intricate features of nanoscale transis­tors, we relied on TCAD modelling and simulation to extract information on them and eventually compare to experiments. We relied on the popular AC output conductance method to determine a unique (average) overtemperature and thermal resistance from the output conductance frequency dispersion. A detailed analytical formulation of the method is presented, together with a physical interpretation of the average overtemperature and its validity limits are also provided and assessed. Building on this static analysis, a methodology is developed to distinguish self-heating effects from trapping phenomena as physical origin of frequency dispersion in transistor operation. Thermal properties of several FinFET architectures are then analysed to derive design guidelines for thermally aware device design. First, we investigated how thermal behaviour varies both in static and dynamic regimes, with the arrangement of channels in multi-fin, multi-finger structures. From this study, we derived design insights to improve heat management in such devices within the strict constraints imposed by current fabrication processes. Moreover, based on the thermal resistance of four test structures, we developed a predictive model available for both simulations and experiments to extract the thermal resistance, a key metric for evaluating static self-heating in large multi-fin, multi-finger configurations. The assumption of this general methodology have been tested against both experiments and spice simulations. Given the importance of thermal parameter degradation in nanostructured devices, we complemented this analysis by Monte Carlo simulations this analysis, including the effects of ballistic versus dissipative phonon transport. Additional insights could be gained on how the maximum temperature varies due fluctuations of geometrie parameter values, in FinFETs and FDSOI devices. This last analysis also allows us to compare the average temperature obtained experimentally through the AC output conductance method to the maximum overtemperature predicted by calibrated simulations, establishing a way to estimate the maximum overtemperature from experiments and therefore bridging the gap between this essential quantity for evaluating reliability and degradation processes and what can be measured. Overall, this work establishes experimental and modeling methodologies that enhance the understanding, quantification, and mitigation of self-heating in nanoscale FETs, supporting the design of thermally robust and reliable future device technologies.

La continua miniaturizzazione dei circuiti integrati e la tendenza verso l’elettronica su scala nanometrica hanno portato a un incremento del livello di integrazione e del numero di transistor assemblati su chip di pochi centimetri quadrati. Di conseguenza, la densità di potenza dissipata e il calore generato attraverso i molteplici strati del dispositivo possono non trovare vie di dissipazione adeguate, compromettendo il mantenimento della temperatura complessiva del chip entro limiti accettabili. Il rischio è che il funzionamento a lungo termine dei circuiti diventi inaffidabile. Questa tesi analizza gli effetti di auto-riscaldamento nelle tecnologie avanzate di transistor FET, con particolare attenzione ai FinFET e ai MOSFET planari FDSOI. Lo studio combina caratterizzazioni elettriche sperimentali e simulazioni fisiche per valutare la temperatura del canale e quantificare la resistenza termica dei dispositivi. Poiché i metodi di misura della temperatura nei transistor non offrono la risoluzione spaziale e temporale necessaria per descrivere in dettaglio i transistor nanometrici, si è fatto ricorso alla simulazione TCAD per estrarre informazioni aggiuntive e confrontarle con i dati sperimentali. È stato impiegato il metodo della conduttanza di uscita in AC per stimare la sovra-temperatura media e la resistenza termica a partire dalla dispersione in frequenza della conduttanza di uscita. Viene presentata una formulazione analitica del metodo, con relativa interpretazione fisica, e ne sono discussi i limiti di validità. A partire da questa analisi statica, è stata sviluppata una metodologia capace di distinguere gli effetti di auto-riscaldamento dai fenomeni di intrappolamento, spesso causa alternativa della dispersione in frequenza durante il funzionamento del transistor. Le proprietà termiche di differenti architetture FinFET sono quindi analizzate per trarre linee guida utili alla progettazione termicamente consapevole dei dispositivi. In particolare, è stato studiato come il comportamento termico vari, in regime statico e dinamico, al variare della disposizione dei canali in strutture multi-fin e multi-finger. Da tale analisi sono derivate indicazioni progettuali per ottimizzare la gestione del calore, nel rispetto dei vincoli dei processi di fabbricazione attuali. Inoltre, a partire dalla resistenza termica di quattro strutture di test, è stato sviluppato un modello predittivo, utilizzabile sia in simulazione sia in esperimenti, per stimare la resistenza termica, un parametro chiave per la valutazione dell’auto-riscaldamento in condizioni statiche, in configurazioni multi-fin e multi-finger di grandi dimensioni. Le ipotesi alla base della metodologia sono state validate sperimentalmente e tramite simulazioni SPICE. Considerata la rilevanza del degrado dei parametri termici nei dispositivi nanostrutturati, l’analisi è stata completata mediante simulazioni Monte Carlo che includono gli effetti del trasporto fononico balistico e dissipativo. È stato inoltre approfondito come la temperatura massima vari al cambiare dei parametri geometrici, nei FinFET e nei dispositivi FDSOI. Questa ultima analisi consente anche di confrontare la temperatura media ottenuta sperimentalmente con il metodo AC con la sovra-temperatura massima prevista da simulazioni calibrate, stabilendo così un legame tra i dati sperimentali e la grandezza fisica più rappresentativa per l’affidabilità e il degrado del dispositivo. Complessivamente, questo lavoro definisce metodologie sperimentali e di modellizzazione avanzate che migliorano la comprensione, la quantificazione e la mitigazione dell’auto-riscaldamento nei FET su scala nanometrica, contribuendo alla progettazione di future tecnologie di dispositivi più robuste e affidabili dal punto di vista termico.